EMBEDDED ELECTRONICS DESIGN SOLUTIONS
Know how
| - Digital & Analog electronics Design - Real-Time Embedded Software - Project management & Technical support - Safety experts - Standards & Certifications - Prototyping & validation solutions |
Our requirements
| - Design Methodologies - Reusability, COTS, Portability & Traceability - Capitalisation & Continuous improvement - Quality of Development process - Responsiveness, Confidentiality, interpersonal skill |
News
CIR & CII Approval for 2015-2017
Sep 2015: Participating at eNOVA 2015, booth A51
Feb 2015: Participating at B2B meeting Tech'Innov
Feb 2015: Participating at NI Days
Dec 2014: Participating at ARM Technology Symposium Europe
Nov 2014: Present at "Assises de l'Embarqué"
Nov 2014: Present at MIDEST Event
Oct 2014: Present at World Nucleat Exibition
Sep 2014: Present at eNOVA Event
Sep 2014: Present at Intelligent Building System Event
Jun 2014: Participate at ALTERA Embedded Symposisum
Jun 2014: Present at SMART GRID Event
May 2014: Participating at B2B meeting Industries-Days
Apr 2014: Present at MEDTEC Event
Apr 2014: Present at CEA's day "From Research to Industry"
Apr 2014: Present at RTS-M2M Event
(FRENCH)
CIELE développe aujourd’hui des solutions basées sur une nouvelle architecture matérielle dénommée SoC/FPGA. Le SoC/FPGA intègre au sein d’une unique puce un processeur physique ASIC (ex. ARM/Cortex-A9 double-cœur) et un FPGA. Cette architecture permet de combiner les avantages de l’ASIC (fréquence élevée, utilisation d’un OS embarqué et des applicatifs haut-niveau, IHM, etc.) à ceux du FPGA (accélération matérielle, acquisition et traitement de larges volumes de données à haut débit, etc.). Si les bénéfices sont conséquents, l’intégration de cette architecture est complexe et nécessite la modification du processus de développement traditionnel des systèmes embarqués basé sur ces technologies.
L’initiative R&D de CIELE est de proposer des outils permettant de concevoir, de valider et d’accélérer le déploiement des briques matérielles et logicielles constituants le système embarqué. Ainsi, le CI-lex Builder 2 est une première solution qui simplifie le déploiement et la reconfiguration des briques matérielles du FPGA lors de la phase de prototypage.
Aujourd’hui, CIELE souhaite enrichir cette solution et a initié le développement de la suite d’outils ADES (Automatic Deployment of Embedded Solutions) visant à simplifier la conception, la validation et le déploiement des briques matérielles (IPs, DSPs..) et des briques logicielles (OS embarqué, drivers, applicatifs) selon un nouveau processus de développement adapté au SoC.
L’objectif de ce stage est de réaliser l’IHM graphique pour le déploiement des composants du modèle ADES. Cette IHM devra permettre la visualisation des éléments du modèle ADES textuel mais aussi la réalisation de ce modèle de manière graphique. Une proposition d’architecture pour le module IHM et une évaluation des frameworks graphiques existants est à réaliser. L’IHM intégrera des fonctionnalités pour la manipulation des composants modélisés constituant la librairie ADES.
Pour ce faire, il sera nécessaire d’analyser l’architecture et les mécanismes mis en places pour la modélisation de ces composants matériels et logiciels et de prendre du recul par rapport aux choix technologiques effectués. On cherchera en particulier à proposer un environnement intuitif, simple, évolutif et à satisfaire le caractère générique de la fonctionnalité́ . Un éditeur XML et un prototype d’IHM graphique ont déjà été implantés afin de définir une architecture générale et d’évaluer des briques technologiques.
La validation s’effectuera sur un projet industriel de CIELE Ingénierie.
Ces travaux seront intégrés à la suite d’outils ADES. En fonction des résultats, ce stage peut déboucher sur une embauche.
Connaissances souhaitées :
— Programmation Java, XML, Python, Shell, C++
— Développement Eclipse RCP
— Connaissances EMF nécessaires
— La connaissance de Sirius, des frameworks et des librairies graphique basés sur Eclipse et Java est un plus
— G. Lasnier
— C. Palarino
Encadrants du stage :
— G. Lasnier
Lieu du stage : bureau d’étude CIELE Ingénierie – Créteil Europarc – Métro L8 Créteil Pointe du Lac
Rémunération : 900 – 1100 € selon profil
Durée : six mois
Réalisation d’une IHM graphique pour le framework de modélisation de composants matériel et logiciel de la suite d’outils ADES
Contexte
CIELE Ingénierie est une entreprise spécialisée dans le développement de solutions embarquées électroniques et logicielles. Les solutions développées par CIELE sont aujourd’hui intégrées dans les domaines d’expertises dits critiques tels l’avionique, l’automobile, le ferroviaire et la défense.CIELE développe aujourd’hui des solutions basées sur une nouvelle architecture matérielle dénommée SoC/FPGA. Le SoC/FPGA intègre au sein d’une unique puce un processeur physique ASIC (ex. ARM/Cortex-A9 double-cœur) et un FPGA. Cette architecture permet de combiner les avantages de l’ASIC (fréquence élevée, utilisation d’un OS embarqué et des applicatifs haut-niveau, IHM, etc.) à ceux du FPGA (accélération matérielle, acquisition et traitement de larges volumes de données à haut débit, etc.). Si les bénéfices sont conséquents, l’intégration de cette architecture est complexe et nécessite la modification du processus de développement traditionnel des systèmes embarqués basé sur ces technologies.
L’initiative R&D de CIELE est de proposer des outils permettant de concevoir, de valider et d’accélérer le déploiement des briques matérielles et logicielles constituants le système embarqué. Ainsi, le CI-lex Builder 2 est une première solution qui simplifie le déploiement et la reconfiguration des briques matérielles du FPGA lors de la phase de prototypage.
Aujourd’hui, CIELE souhaite enrichir cette solution et a initié le développement de la suite d’outils ADES (Automatic Deployment of Embedded Solutions) visant à simplifier la conception, la validation et le déploiement des briques matérielles (IPs, DSPs..) et des briques logicielles (OS embarqué, drivers, applicatifs) selon un nouveau processus de développement adapté au SoC.
Objectifs et travail à réaliser
La suite d’outils ADES implante des fonctionnalités permettant la modélisation des composants matériel et logiciel des parties FPGA et ARM du SoC. Ce modèle ADES est le point d’entrée pour les étapes de configuration et de déploiement.L’objectif de ce stage est de réaliser l’IHM graphique pour le déploiement des composants du modèle ADES. Cette IHM devra permettre la visualisation des éléments du modèle ADES textuel mais aussi la réalisation de ce modèle de manière graphique. Une proposition d’architecture pour le module IHM et une évaluation des frameworks graphiques existants est à réaliser. L’IHM intégrera des fonctionnalités pour la manipulation des composants modélisés constituant la librairie ADES.
Pour ce faire, il sera nécessaire d’analyser l’architecture et les mécanismes mis en places pour la modélisation de ces composants matériels et logiciels et de prendre du recul par rapport aux choix technologiques effectués. On cherchera en particulier à proposer un environnement intuitif, simple, évolutif et à satisfaire le caractère générique de la fonctionnalité́ . Un éditeur XML et un prototype d’IHM graphique ont déjà été implantés afin de définir une architecture générale et d’évaluer des briques technologiques.
La validation s’effectuera sur un projet industriel de CIELE Ingénierie.
Prérequis et apports du stage
Le stage présentant une partie pratique assez importante, il est nécessaire d’avoir une connaissance du développement logiciel en Java et en XML et du développement de plug-ins sous l’environnement Eclipse. Il permettra d’acquérir une solide expérience sur les technologies récentes (frameworks de modélisation, librairies graphiques, méthodes de déploiement et de configuration, etc.). Il sera l’occasion de se familiariser avec des techniques de conception déjà̀ éprouvées et appelées à se développer, tant au niveau de la recherche que de l’industrie.Ces travaux seront intégrés à la suite d’outils ADES. En fonction des résultats, ce stage peut déboucher sur une embauche.
Profil
Stage ingénieur de niveau bac + 5, spécialisation développement logiciel et technologies applicatives.Connaissances souhaitées :
— Programmation Java, XML, Python, Shell, C++
— Développement Eclipse RCP
— Connaissances EMF nécessaires
— La connaissance de Sirius, des frameworks et des librairies graphique basés sur Eclipse et Java est un plus
Informations administratives
Responsables du stage :— G. Lasnier
— C. Palarino
Encadrants du stage :
— G. Lasnier
Lieu du stage : bureau d’étude CIELE Ingénierie – Créteil Europarc – Métro L8 Créteil Pointe du Lac
Rémunération : 900 – 1100 € selon profil
Durée : six mois